統(tǒng)計(jì)靜態(tài)時(shí)序分析方法綜述

摘要： 隨著納米技術(shù)的進(jìn)步，工藝參數(shù)波動(dòng)給電路性能帶來(lái)的不確定性愈發(fā)明顯，成為影響集成電路設(shè)計(jì)的主要因素之一。為了對(duì)先進(jìn)工藝下超大規(guī)模集成電路更準(zhǔn)確地進(jìn)行時(shí)序分析，現(xiàn)代計(jì)算機(jī)輔助設(shè)計(jì)工具通過(guò)概率分布來(lái)表征電路的時(shí)序行為，并提出了統(tǒng)計(jì)靜態(tài)時(shí)序分析（Statistical static timing analysis,SSTA）的方法。為了提高SSTA的速度，各種各樣的方法及模型被陸續(xù)提出...