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基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)硬件加速器設(shè)計(jì)

電子器件 頁(yè)數(shù): 5 2023-08-20
摘要: 設(shè)計(jì)了基于卷積神經(jīng)網(wǎng)絡(luò)模型的加速器,實(shí)現(xiàn)并行化的卷積運(yùn)算。研究中,完成可卷積神經(jīng)網(wǎng)絡(luò)重構(gòu)硬件加速器搭建,并對(duì)加速器架構(gòu)進(jìn)行優(yōu)化,實(shí)現(xiàn)在運(yùn)算過(guò)程中對(duì)特征圖尺寸的動(dòng)態(tài)配置。實(shí)驗(yàn)結(jié)果表明,該設(shè)計(jì)在工作時(shí)鐘頻率為250 MHz,推理時(shí)間為50 ms,吞吐量峰值運(yùn)算速度達(dá)到142.12 GOPS。發(fā)現(xiàn)該系統(tǒng)可以充分地發(fā)揮FPGA的低時(shí)延和高密度優(yōu)勢(shì)。

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