雙端口SRAM抗寫干擾結(jié)構(gòu)的優(yōu)化設(shè)計

摘要： 針對雙端口靜態(tài)隨機(jī)存儲器(SRAM)通常存在寫干擾而導(dǎo)致數(shù)據(jù)寫入困難的問題，基于經(jīng)典位線電平復(fù)制技術(shù)提出了一種新型的位線電平復(fù)制結(jié)構(gòu)?；赟MIC 28 nm CMOS工藝對位線電平復(fù)制結(jié)構(gòu)進(jìn)行設(shè)計，通過優(yōu)化控制邏輯的組合電路，縮短位線電平復(fù)制操作的開啟時間，提高了數(shù)據(jù)寫入SRAM的速度，使設(shè)計的SRAM可在更高頻率下正常工作，同時降低了動態(tài)功耗。仿真結(jié)果顯示，在0.9 V工作...