面向RISC-V處理器的高速浮點單元設(shè)計

摘要： 浮點單元是高性能處理器的速度瓶頸之一，基于廣泛應(yīng)用的開源RISC-V浮點單元原型，設(shè)計了一種面向RISC-V處理器的高速浮點單元。對該原型中時序最差的浮點融合乘加、整數(shù)轉(zhuǎn)浮點、除法開方子模塊分別進行靜態(tài)時序分析，并定位其中需要優(yōu)化的關(guān)鍵模塊。針對該浮點單元原型中存在的問題，提出基于算法優(yōu)化和流水線優(yōu)化的設(shè)計思路，設(shè)計基4 Booth-Wallace乘法模塊替代原有多位寬乘法模塊...